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FPGA培訓

FPGA培訓技術資料

FPGA培訓-語法要點（一）

FPGA培訓-語法要點（二）

FPGA培訓-語法要點（三）

FPGA培訓-語法要點（四）

FPGA培訓-語法要點（五）

FPGA培訓-語法要點（六）

FPGA培訓-語法要點（一） -2010年01月21日

FPGA Verilog HDL語言中module之間的調用要點

1.module之間如何調用
2..v的文件之間的關系
3.調用不在工程中的.v文件中的
module怎么辦？

注意：
a.一個工程中用多個.v的文件，
只有一個Top，多個Sub文件
b.module之間調用遵循一個原則：
從頂層的module調用從屬的module
c.include的使用原則：
在同一個工程中不使用，在不同工程
中調用要使用。格式如下：
'include “l(fā)cd.v”

d.怎樣調用：
lcd test(.data_in(rx_ascii),.clk(clk));

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